XC7Z100-2FFG900I - Integraj Cirkvitoj, Enigita, Sistemo Sur Peceto (SoC)

Baza SoC-arkitekturo

Tipa sistem-sur-blata arkitekturo konsistas el la sekvaj komponentoj:
- Almenaŭ unu mikroregilo (MCU) aŭ mikroprocesoro (MPU) aŭ cifereca signalprocesoro (DSP), sed povas ekzisti pluraj procesoraj kernoj.
- La memoro povas esti unu aŭ pli el RAM, ROM, EEPROM kaj fulmmemoro.
- Oscilatoro kaj faz-ŝlosita buklocirkulado por provizi tempajn pulsajn signalojn.
- Ekstercentraloj konsistantaj el nombriloj kaj temporiziloj, elektraj cirkvitoj.
- Interfacoj por malsamaj normoj de konektebleco kiel USB, FireWire, Eterreto, universala nesinkrona dissendilo kaj seriaj periferiaj interfacoj, ktp.
- ADC/DAC por konvertiĝo inter ciferecaj kaj analogaj signaloj.
- Tensiaj reguligaj cirkvitoj kaj tensio-reguliloj.
Limigoj de SoCs

Nuntempe, la dezajno de SoC-komunikaj arkitekturoj estas relative matura.Plej multaj blatfirmaoj uzas SoC-arkitekturojn por sia blatproduktado.Tamen, ĉar komercaj aplikoj daŭre persekutas instrukzistan kunekziston kaj antaŭvideblecon, la nombro da kernoj integritaj en la peceton daŭre pliiĝos kaj bus-bazitaj SoC-arkitekturoj fariĝos ĉiam pli malfacilaj renkonti la kreskantajn postulojn de komputado.La ĉefaj manifestiĝoj de ĉi tio estas
1. malbona skaleblo.soC-sistemdezajno komenciĝas kun sistemaj post-analizo, kiu identigas la modulojn en la aparatara sistemo.Por ke la sistemo funkciu ĝuste, la pozicio de ĉiu fizika modulo en la SoC sur la blato estas relative fiksita.Post kiam la fizika dezajno estis kompletigita, modifoj devas esti faritaj, kiuj povas efike esti restruktura procezo.Aliflanke, SoCs bazitaj sur busarkitekturo estas limigitaj en la nombro da procesorkernoj kiuj povas esti etenditaj sur ili pro la eneca arbitracia komunika mekanismo de la busarkitekturo, te nur unu paro da procesorkernoj povas komuniki samtempe.
2. Kun busarkitekturo bazita sur ekskluziva mekanismo, ĉiu funkcia modulo en SoC nur povas komuniki kun aliaj moduloj en la sistemo post kiam ĝi akiris kontrolon de la buso.Kiel tutaĵo, kiam modulo akiras busajn arbitraciorajtojn por komunikado, aliaj moduloj en la sistemo devas atendi ĝis la buso estas libera.
3. Sola horloĝa sinkroniga problemo.La busstrukturo postulas tutmondan sinkronigon, tamen, ĉar la proceza trajto grandeco iĝas pli kaj pli malgranda, la operacia frekvenco pliiĝas rapide, atingante 10GHz poste, la efiko kaŭzita de la konekto prokrasto estos tiel grava ke estas neeble desegni tutmondan horloĝan arbon. , kaj pro la grandega horloĝa reto, ĝia elektrokonsumo okupos la plej grandan parton de la totala elektrokonsumo de la blato.