Nova Originala XQR17V16CC44V Spot Stock FPGA Kampo Programebla Pordega Array Logika Ic Blato Integraj Cirkvitoj

Xilinx enkondukas la alt-densecan QPro™ XQR17V16-serialojn Radiation Hardened QML-agordajn PROM-ojn, kiuj disponigas facile uzeblan, kostefika metodon por stoki grandajn Xilinx FPGA-agordajn bitfluojn.La XQR17V16CC44V estas 3.3V-aparato kun stoka kapacito de 16 Mb kaj povas funkcii en aŭ seria aŭ bajta reĝimo.por simpligita blokdiagramo de la XQR17V16 aparatarkitekturo.

Kiam la FPGA estas en Majstra Seria reĝimo, ĝi generas agordan horloĝon kiu stiras la PROM.Mallonga alirtempo post la altiĝanta horloĝa rando, datumoj aperas sur la PROM DATA-eligstifto, kiu estas konektita al la FPGA DIN-stifto.La FPGA generas la taŭgan nombron da horloĝpulsoj por kompletigi la konfiguracion.Fojo agordita, ĝi malŝaltas la PROM.Kiam la FPGA estas en Slave Serial-reĝimo, la PROM kaj la FPGA devas ambaŭ esti horloĝigitaj per envenanta signalo.

Kiam la FPGA estas en Master SelectMAP-reĝimo, ĝi generas la agordan horloĝon, kiu veturas la PROM kaj la FPGA.Post la altiĝanta CCLK-rando, datumoj haveblas sur la PROMs DATA (D0-D7) pingloj.La datumoj estos horloĝigitaj en la FPGA sur la sekva altiĝanta rando de la CCLK.Kiam la FPGA estas en Slave SelectMAP-reĝimo, la PROM kaj la FPGA devas ambaŭ esti horloĝigitaj per envenanta signalo.Liberfunkcia oscilatoro povas esti uzata por movi la CCLK.Multoblaj aparatoj povas esti kunligitaj uzante la CEO-produktaĵon por movi la CE-enigaĵon de la sekva aparato.La horloĝenigoj kaj la DATE-produktaĵoj de ĉiuj PROM-oj en ĉi tiu ĉeno estas interligitaj.Ĉiuj aparatoj estas kongruaj kaj povas esti kaskaditaj kun aliaj membroj de la familio.Por aparatprogramado, aŭ la Xilinx ISE Foundation aŭ ISE WebPACK-softvaro kompilas la FPGA-dezajnodosieron en norman Hex-formaton, kiu tiam estas transdonita al la plej multaj komercaj PROM-programistoj.

Trajtoj
• Latch-Up Imune al LET>120 MeV/cm2/mg
• Garantiita TID de 50 kRad (Si) per spec 1019.5
• Fabrikita sur Epitaxial Substrate
• 16Mbit stokado kapablo
• Garantiita operacio super plena milita temperaturo: –55 °C ĝis +125 °C
• Unufoja programebla (OTP) nurlegebla memoro dizajnita por stoki agordajn bitfluojn de Xilinx FPGA-aparatoj
• Duoblaj agordaj reĝimoj
♦ Seria agordo (ĝis 33 Mb/s)
♦ Paralela (ĝis 264 Mb/s ĉe 33 MHz)
• Simpla interfaco al la Xilinx QPro FPGAs
• Cascadable por stoki pli longajn aŭ plurajn bitfluojn
• Programebla rekomencigita poluseco (aktiva Alta aŭ aktiva Malalta) por kongruo kun malsamaj FPGA-solvoj
• Malalt-potenca CMOS flosanta-pordego procezo
• 3.3V-proviza tensio
• Havebla en ceramikaj CK44-pakaĵoj (1)
• Programado-subteno de ĉefaj programistoj-fabrikistoj
• Dezajna subteno uzante la ISE Foundation aŭ ISE WebPACK programaro pakoj
• Garantiita 20-jara vivdatuma reteno
Programado
La aparatoj povas esti programitaj per programistoj liveritaj de Xilinx aŭ kvalifikitaj triaj vendistoj.La uzanto devas certigi, ke la taŭga programa algoritmo kaj la plej nova versio de la programprogramaro estas uzataj.La malĝusta elekto povas konstante damaĝi la aparaton.
Priskribo
• Latch-Up Imune al LET>120 MeV/cm2/mg
• Garantiita TID de 50 kRad (Si) per spec 1019.5
• Fabrikita sur Epitaxial Substrate
• 16Mbit stokado kapablo
• Garantiita operacio super plena milita temperaturo: –55 °C ĝis +125 °C
• Unufoja programebla (OTP) nurlegebla memoro dizajnita por stoki agordajn bitfluojn de Xilinx FPGA-aparatoj
• Duoblaj agordaj reĝimoj
♦ Seria agordo (ĝis 33 Mb/s)
♦ Paralela (ĝis 264 Mb/s ĉe 33 MHz)
• Simpla interfaco al la Xilinx QPro FPGAs
• Cascadable por stoki pli longajn aŭ plurajn bitfluojn
• Programebla rekomencigita poluseco (aktiva Alta aŭ aktiva
Malalta) por kongruo kun malsamaj FPGA-solvoj
• Malalt-potenca CMOS flosanta-pordego procezo
• 3.3V-proviza tensio
• Havebla en ceramikaj CK44-pakaĵoj (1)
• Programado-subteno de gvida programisto
fabrikistoj
• Dezajna subteno uzante la ISE Foundation aŭ ISE
WebPACK-programaraj pakoj
• Garantiita 20-jara vivdatuma reteno