(Elektronikaj Komponentoj) 5V927PGGI8

Mallonga priskribo:

Produkta Detalo

Produktaj Etikedoj

Produktaj Atributoj

TIPO	PRISKRIBO
Kategorio	Integraj Cirkvitoj (ICoj) Horloĝo/Tempo Horloĝaj Generatoroj, PLLoj, Frekvencaj Sinteziloj
Mfr	Renesas Electronics America Inc
Serio	-
Pako	Bendo kaj Bobeno (TR)
Produkta Statuso	Malnoviĝinta
Tajpu	Horloĝa Generatoro
PLL	Jes kun Bypass
Enigo	LVTTL, Kristalo
Eligo	LVTTL
Nombro de Cirkvitoj	1
Proporcio - Enigo:Eligo	2:4
Diferenco - Enigo:Eligo	Ne ne
Ofteco - Max	160MHz
Dividilo/Multiplikato	Jes Ne
Tensio - Provizo	3V ~ 3.6V
Funkcia Temperaturo	-40 °C ~ 85 °C
Munta Tipo	Surfaca Monto
Pako / Kazo	16-TSSOP (0.173″, 4.40mm Larĝo)
Provizanta Aparato Pako	16-TSSOP
Baza Produkta Nombro	IDT5V927

Dokumentoj kaj Amaskomunikilaro

RIMEDOTIPO	LIGO
Datenfolioj	IDT5V927
PCN Malnoviĝo/ EOL	Revizio 23/Dec/2013 Multoblaj Aparatoj 28/okt/2013
HTML-Datenfolio	IDT5V927

Mediaj kaj Eksportaj Klasifikoj

ATRIBUTO	PRISKRIBO
Humid-Senteveca Nivelo (MSL)	1 (Senlima)
Statuso REACH	REACH Netuŝita
ECCN	EAR99
HTSUS	8542.39.0001

Pliaj Rimedoj

ATRIBUTO	PRISKRIBO
Aliaj Nomoj	5V927PGGI8
Norma Pako	4.000

Produktaj Detaloj
24-BITA CIFERA SIGNALA PROCESORO

La Motorola DSP56307, membro de la DSP56300-familio de programeblaj ciferecaj signalprocesoroj (DSPoj), subtenas sendratajn infrastrukturaplikojn kun ĝeneralaj filtraj operacioj.La sur-blata plifortigita filtrila kunprocesoro (EFCOP) procesas filtrilgoritmojn paralele kun kernoperacio, tiel pliigante totalan DSP-efikecon kaj efikecon.Kiel la aliaj familianoj, la DSP56307 uzas alt-efikecan, unu-horloĝ-ciklo-po-instrukcian motoron (kod-kongruan kun la populara kernfamilio de Motorola DSP56000), barelŝanĝilon, 24-bitan adresadon, instrukcikapon, kaj rekta memora alirregilo, kiel en Figuro 1. La DSP56307 ofertas rendimenton je 100 milionoj da instrukcioj (MIPS) je sekundo uzante internan 100 MHz-horloĝon kun 2.5-volta kerno kaj sendependa 3.3-volta enigo/eliga potenco.

Superrigardo
Uzante la duan generacion ASMBL (Advanced Silicon Modular Block) kolumn-bazitan arkitekturon, la XC5VLX330T-3FFG1738I enhavas kvin apartajn platformojn (sub-familioj), la plej elekton ofertitan de iu FPGA-familio.Ĉiu platformo enhavas malsaman rilatumon de funkcioj por trakti la bezonojn de vasta gamo de altnivelaj logikdezajnoj.Krom la plej altnivela, alt-efikeca logika ŝtofo, XC5VLX330T-3FFG1738I FPGA-oj enhavas multajn malmola-IP-nivelajn blokojn, inkluzive de potencaj 36-Kbit-blokaj RAM/FIFO-oj, duageneraciaj 25 x 18 DSP-tranĉaĵoj, Elektu IO-teknologion kun enkonstruita. en ciferece kontrolita impedanco, Chip Sync font-sinkronaj interfacblokoj, sistemmonitorfunkcieco,

TRAJTOJ
Alt-Efikeca DSP56300 Kerno
● 100 milionoj da instrukcioj por sekundo (MIPS) kun 100 MHz-horloĝo ĉe 2,5 V-kerno kaj 3,3 VI/O
● Objektkodo kongrua kun la DSP56000-kerno
● Tre paralela instrukcio
● Datuma aritmetika logika unuo (ALU)
- Plene duktita 24 x 24-bita paralela multiplikilo-akumulilo
- 56-bita paralela barelŝanĝilo (rapida movo kaj normaligo; bita fluo-generado kaj analizado)
- Kondiĉaj ALU-instrukcioj
- 24-bita aŭ 16-bita aritmetika subteno sub programara kontrolo
● Program-kontrolunuo (PCU)
- Pozicia sendependa kodo (PIC) subteno
- Adresaj reĝimoj optimumigitaj por DSP-aplikoj (inkluzive de tujaj kompensoj)
- Sur-blata instrukcia kaŝmemorregilo
- Sur-blato memor-vastigebla aparataro stako
- Nestita aparataro DO-bukloj
- Rapidaj aŭtorevenaj interrompoj
● Rekta memoraliro (DMA)
- Ses DMA-kanaloj subtenantaj internajn kaj eksterajn alirojn
- Unu-, du- kaj tridimensiaj translokigoj (inkluzive de cirkla bufro)
- Interrompoj de la fino de bloko
- Ekfunkciigo de interrompaj linioj kaj ĉiuj ekstercentraj
● Fazo-ŝlosita buklo (PLL)
- Ebligas ŝanĝon de malalta potenco-divida faktoro (DF) sen perdo de seruro
- Eliga horloĝo kun oblikva elimino
● Aparataro elpuriganta subteno
- Sur-blato Emulado (Sur CE) modulo
- Testa alirpordo de Komuna testa agado (JTAG) (TAP)
- Adresa spurreĝimo reflektas internajn Programajn RAM-alirojn ĉe la ekstera haveno