Nova Originala XC18V04VQG44C Spot Stock FPGA Kampo Programebla Pordega Tabelo Logika IC Blato Integraj Cirkvitoj

Produktaj Atributoj

Dokumentoj kaj Amaskomunikilaro

Mediaj kaj Eksportaj Klasifikoj

Pliaj Rimedoj

Xilinx Memory - Agordaj Promoj por FPGAoj

Xilinx enkondukas la XC18V00-serion de ensistemaj programeblaj agordaj PROM-oj (Figuro 1).Aparatoj en ĉi tiu 3.3V-familio inkluzivas 4-megabitan, 2-megabitan, 1-megabitan kaj 512-kilobitan PROM, kiuj disponigas facile uzeblan, kostefika metodon por reprogramado kaj stokado de Xilinx FPGA-agordaj bitfluoj.

Kiam la FPGA estas en Majstra Seria reĝimo, ĝi generas agordan horloĝon kiu stiras la PROM.Mallonga alirtempo post kiam CE kaj OE estas ebligitaj, datumoj haveblas sur la PROM DATA (D0) stifto kiu estas konektita al la FPGA DIN-stifto.Novaj datumoj haveblas mallongan alirtempon post ĉiu leviĝanta horloĝrando.La FPGA generas la taŭgan nombron da horloĝpulsoj por kompletigi la konfiguracion.Kiam la FPGA estas en Sklava Seria reĝimo, la PROM kaj la FPGA estas horloĝigitaj per ekstera horloĝo.

Kiam la FPGA estas en Master Select MAP-reĝimo, la FPGA generas agordan horloĝon kiu stiras la PROM.Kiam la FPGA estas en Slave Parallel aŭ Slave Select MAP-reĝimo, ekstera oscilatoro generas la agordan horloĝon kiu veturas la PROM kaj la FPGA.Post kiam CE kaj OE estas ebligitaj, datenoj estas haveblaj sur la stiftoj DATA (D0-D7) de la PROM.Novaj datumoj haveblas mallongan alirtempon post ĉiu leviĝanta horloĝrando.La datenoj estas horloĝigitaj en la FPGA sur la sekva altiĝanta rando de la CCLK.Liberfunkcia oscilatoro povas esti uzata en la reĝimoj Slave Parallel aŭ Slave Select MAP.

Multoblaj aparatoj povas esti kaskaditaj uzante la CEO-produktaĵon por movi la CE-enigaĵon de la sekva aparato.La horloĝenigoj kaj la DATE-produktaĵoj de ĉiuj PROM-oj en ĉi tiu ĉeno estas interligitaj.Ĉiuj aparatoj estas kongruaj kaj povas esti kaskaditaj kun aliaj membroj de la familio aŭ kun la unufoja programebla seria PROM-familio XC17V00.