Integra cirkvito IC-fritoj unu loko aĉeti EPM240T100C5N IC CPLD 192MC 4.7NS 100TQFP
Produktaj Atributoj
| TIPO | PRISKRIBO |
| Kategorio | Integraj Cirkvitoj (ICoj) Enigita CPLDoj (Kompleksaj Programeblaj Logikaj Aparatoj) |
| Mfr | Intel |
| Serio | MAX® II |
| Pako | Pleto |
| Norma Pako | 90 |
| Produkta Statuso | Aktiva |
| Programebla Tipo | En Sistemo Programebla |
| Malfrua Tempo tpd(1) Maks | 4,7 ns |
| Tensia Provizo - Interna | 2.5V, 3.3V |
| Nombro de Logikaj Elementoj/Blokoj | 240 |
| Nombro de Makroĉeloj | 192 |
| Nombro de I/O | 80 |
| Funkcia Temperaturo | 0 °C ~ 85 °C (TJ) |
| Munta Tipo | Surfaca Monto |
| Pako / Kazo | 100-TQFP |
| Provizanta Aparato Pako | 100-TQFP (14×14) |
| Baza Produkta Nombro | EPM240 |
La kosto estis unu el la ĉefaj problemoj alfrontantaj 3D pakitaj blatoj, kaj Foveros estos la unua fojo, kiam Intel produktas ilin en alta volumo danke al sia gvida pakteknologio.Intel tamen diras, ke blatoj produktitaj en 3D Foveros-pakaĵoj estas ege konkurencivaj kun normaj blatoj - kaj en iuj kazoj eĉ povas esti pli malmultekostaj.
Intel desegnis la peceton Foveros por esti kiel eble plej malmultekosta kaj ankoraŭ plenumi la deklaritajn rendimentajn celojn de la kompanio - ĝi estas la plej malmultekosta blato en la pakaĵo Meteor Lake.Intel ankoraŭ ne dividis la rapidecon de la interkonekto/baza kahelo de Foveros sed diris, ke la komponantoj povas funkcii je kelkaj GHz' en pasiva agordo (deklaro, kiu implicas la ekziston de aktiva versio de la pera tavolo, Intel jam disvolvas. ).Tiel, Foveros ne postulas, ke la dizajnisto kompromisu pri bendolarĝo aŭ latenciaj limoj.
Intel ankaŭ atendas, ke la dezajno bone skalu laŭ rendimento kaj kosto, kio signifas, ke ĝi povas oferti specialigitajn dezajnojn por aliaj merkatsegmentoj aŭ variantoj de la alt-efikeca versio.
La kosto de progresintaj nodoj per transistoro kreskas eksponente kiam siliciaj blatprocezoj alproksimiĝas al siaj limoj.Kaj projekti novajn IP-modulojn (kiel I/O-interfacoj) por pli malgrandaj nodoj ne donas multe da profito de investo.Tial, reuzo de nekritikaj kaheloj/chiplets sur "sufiĉe bonaj" ekzistantaj nodoj povas ŝpari tempon, koston kaj evoluajn rimedojn, sen mencii simpligi la testan procezon.
Por unuopaj blatoj, Intel devas testi malsamajn pecelementojn, kiel memoro aŭ PCIe-interfacoj, sinsekve, kio povas esti tempopostula procezo.Kontraste, produktantoj de blatoj ankaŭ povas testi malgrandajn blatojn samtempe por ŝpari tempon.kovriloj ankaŭ havas avantaĝon en dizajnado de fritoj por specifaj TDP-intervaloj, ĉar dizajnistoj povas personecigi malsamajn malgrandajn fritojn por konveni siajn dezajnobezonojn.
La plej multaj el ĉi tiuj punktoj sonas konataj, kaj ili ĉiuj estas la samaj faktoroj, kiuj kondukis AMD laŭ la peceta vojo en 2017. AMD ne estis la unua se temas pri uzi pecetarajn dezajnojn, sed ĝi estis la unua grava fabrikisto kiu uzis ĉi tiun dezajnfilozofion por amasprodukti modernajn blatojn, ion Intel ŝajnas esti veninta iom malfrue.Tamen, la proponita 3D-pakaĵteknologio de Intel estas multe pli kompleksa ol la organika peranto-tavol-bazita dezajno de AMD, kiu havas kaj avantaĝojn kaj malavantaĝojn.
La diferenco finfine reflektiĝos en la finitaj blatoj, kun Intel diranta, ke la nova 3D stakita blato Meteor Lake estas atendita esti disponebla en 2023, kun Sago Lago kaj Luna Lago venos en 2024.
Intel ankaŭ diris, ke la superkomputila blato Ponte Vecchio, kiu havos pli ol 100 miliardojn da transistoroj, estas atendita esti en la koro de Aŭrora, la plej rapida superkomputilo de la mondo.
